第二章硬件结构-文档资料

发布于:2021-09-12 20:42:15

Central South University 第二章 DSP硬件结构 2.1 DSP的通用硬件结构 2.2 C5000的CPU 2.3 C5509的片内资源 2.4 C5509的引脚及功能 2.5 硬件设计 Central South University 2.1 DSP的通用硬件结构 DSP的硬件结构,大体上与通用的微处理器相类似, 由CPU、存储器、总线、外设、接口、时钟等部分组 成,但又有其鲜明的特点。 Central South University 1 Von Neuman结构与Harvard结构 (1) 冯·诺伊曼(Von Neuman)结构 该结构采用单存储空间,即程序指令和数据共用一个 存储空间,使用单一的地址和数据总线,取指令和取操作 数都是通过一条总线分时进行,如图 (a)所示 。 当进行高速运算时,不但不能同时进行取指令和取操 作数,而且还会造成数据传输通道的瓶颈现象,其工作速 度较慢。 Central South University Central South University (2) 哈佛(Harvard)结构和改进的哈佛结构 哈佛(Harvard architecture)结构采用双存储空间, 程序存储器和数据存储器分开,大大地提高了数据处理能力 和指令的执行速度,非常适合于实时的数字信号处理。如图 (b)所示。 为了进一步提高信号处理效率,在哈佛结构的基础上又 加以改进,使程序存储器和数据存储器之间也可以进行数据 的传送,称为改进的哈佛结构(modified Harvard architecture),如图 (c)所示。 Central South University 2 流水操作(pipeline) 计算机执行一条指令总要经过取指、译码 、取数、执行运算等步骤,需要若干个指令周 期才能完成。流水线技术是将各指令的各个步 骤重叠起来执行,即第一条指令取指后,在译 码时,第二条指令就取指;第一条指令取数时 ,第二条指令译码,而第三条指令就开始取指 ……,如下图所示。 Central South University 时钟 取指令 指令译码 取操作数 执行指令 T1 T2 T3 T4 N N+1 N+2 N+3 N-1 N N+1 N+2 N-2 N-1 N N+1 N-3 N-2 N-1 N Central South University 3 独立的硬件乘法器 在卷积、数字滤波、FFT、相关、矩阵 运算等算法中,都有 ?A(k)B(n—k) 一类的运算,大量重复乘法和累加 ? 通用计算机的乘法用软件实现,用若干 个机器周期。 ? DSP有硬件乘法器,用MAC指令(取数、 乘法、累加)在单周期内完成。 Central South University 4 独立的DMA总线和控制器 有一组或多组独立的DMA总线,与 CPU的程序、数据总线并行工作, 在不影响CPU工作的条件下,DMA 速度目前已达800Mbyte/s Central South University 5 CPU ? 通用微处理器的CPU由ALU和CU组 成,其算术运算和逻辑运算通过软 件来实现,如加法需要10个机器周 期,乘法是一系列的移位和加法, 需要数十个机器周期。 ? DSP的CPU设置硬件乘法器,可以 在单周期内完成乘法和累加 Central South University 6 移位 ? 通用微处理器的移位,每调用一 次移位指令移动1-bit ? DSP可以在一个机器周期内左移 或右移多个bit,可以用来对数字 定标,使之放大或缩小,以保证 精度和防止溢出;还可以用来作 定点数和浮点数之间的转换 Central South University 7 溢出 ? 通用CPU中,溢出发生后,设置 溢出标志,不带符号位时回绕, 带符号位时反相,带来很大的误 差 ? DSP把移位输出的最高位(MSB) 存放在一个位检测状态寄存器中, 检测到MSB=1时,就通知下一次 会发生溢出,可以采取措施防止 Central South University 8 数据地址发生器(DAG) ? 在通用CPU中,数据地址的产生和 数据的处理都由ALU来完成 ? 在DSP中,设置了专门的数据地址 发生器(实际上是专门的ALU), 来产生所需要的数据地址,节省公 共ALU的时间 Central South University 9 外设(peripherals) ? 时钟发生器(振荡器与PLL) ? 定时器(Timer) ? 软件可编程等待状态发生器 ? 通用I/O ? 同步串口(SSP)与异步串口(ASP) ?JTAG扫描逻辑电路(IEEE 1149.1 标准) 便于对DSP作片上的在线仿真和多 DSP条件下的调试 Central South University JTAG(Joint Test Action Group) JTAG接口需要与IEEE 1149.1标准给出的 JTAG仿真器上给出的引脚一致,TI公司14 脚JTAG仿真器的引脚如图所示。 TMS 1 TDI 3 PD(VCC) 5 TDO 7 TCK_RET 9 TCK 11 EMU0 13 2 TRST 4 GND 6 no pin(key) 8 GND 10 GND 12 GND 14 EMU1 图 14脚仿真器引脚图 Central South University VCC VCC DSP 仿真器 EMU0 EMU1 TRST TMS TDI TDO TCK 13 EMU0 14 EMU1 2 TRST 1 TMS 3 TDI 7 TDO 11 TCK 9 TCK_RET 6in或更短 DSP与JTAG仿真器连接图 5 PD 4 GND 6 GND 8 GND 10 GND 12 GND GND Central

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